Tez Arşivi

Hakkımızda

Tez aramanızı kolaylaştıracak arama motoru. Yazar, danışman, başlık ve özete göre tezleri arayabilirsiniz.


İstanbul Teknik Üniversitesi / Fen Bilimleri Enstitüsü / Elektronik ve Haberleşme Mühendisliği Anabilim Dalı / Elektronik Mühendisliği Bilim Dalı

AES algoritmasının FPGA üzerinde düşük güçlü tasarımı

Power efficient FPGA implementation of AES algorithm

Teze Git (tez.yok.gov.tr)

Bu tezin tam metni bu sitede bulunmamaktadır. Teze erişmek için tıklayın. Eğer tez bulunamazsa, YÖK Tez Merkezi tarama bölümünde 251805 tez numarasıyla arayabilirsiniz.

Özet:

Bu çalışmada, Gelişmiş Kodlama Standardı (AES: Advanced Encryption Standard) algoritması sahada programlanabilir kapı dizisi (FPGA: Field Programmable Gate Array) üzerinde gerçeklenmekte ve güç tasarruf yöntemlerinden yararlanılarak dinamik güç harcamaları azaltılmaktadır. Bu amaç doğrultusunda ilk olarak AES algoritması çerisinde yer alan alt bloklardan en çok güç harcayan blok olan S-Kutusu farklı yöntemlerle gerçeklenmiştir. Daha sonra yaygın kullanım alanına sahip Klasik, Dış Kaydedicili Yol, İç ve Dış Kaydedicili Yol yapılarında AES algoritması gerçeklenmiştir. Güç tasarruf yöntemleri incelenmiş ve bu yöntemler kullanılarak farklı yapılarda gerçeklenen AES algoritmaları üzerinde güç tasarrufu sağlanmıştır. Güç harcamasının fazla olması nedeniyle S-Kutusu üzerine yoğunlaşılmış ve farklı yöntemlerle gerçeklenen S-Kutuları üzerinde iyileştirmeler yapılmıştır. İyileştirme yapılmadan önce ve iyileştirme yapıldıktan sonraki gerçeklemeler için dinamik güç harcamaları karsılaştırılmış, ayrıca devrelere ait alan ve zaman bilgileri de incelenmiştir. Ayrıca farklı AES yapılarının bir biti şifrelemek için gereksinim duyduğu enerji miktarları da karşılaştırılmıştır.

Summary:

In this study, dynamic power consumptions of Field Programmable Gate Array (FPGA) implementations of the Advanced Encryption Standard (AES) have been reduced by using low power design techniques. For this purpose, first of all, SBOX which dissipates the most of power dissipated in AES is implemented by using different methods. Then full AES is implemented by using Basic Architecture, Outer Pipeline Architecture and Inner Outer Pipeline Architecture which have widespread applications. Low power design techniques are examined and power consumption of implemented architectures of AES algorithm is reduced by using these techniques. Because of much power dissipation, implemented SBOXes are improved so that their power dissipation is reduced. Before and after applying low power techniques, AES architectures are compared according to the power dissipations, area requirements and maximum operating frequencies. The needed energy for encrypting one bit is also studied for all architectures.