Tez Arşivi

Hakkımızda

Tez aramanızı kolaylaştıracak arama motoru. Yazar, danışman, başlık ve özete göre tezleri arayabilirsiniz.


Orta Doğu Teknik Üniversitesi / Fen Bilimleri Enstitüsü / Elektrik-Elektronik Mühendisliği Anabilim Dalı

Column level two-step multi-slope analog to digital converter for CMOS image sensors

CMOS görüntü sensörleri için iki adımlı ve değişken rampa eğimli analog/sayısal çevirici

Teze Git (tez.yok.gov.tr)

Bu tezin tam metni bu sitede bulunmamaktadır. Teze erişmek için tıklayın. Eğer tez bulunamazsa, YÖK Tez Merkezi tarama bölümünde 461917 tez numarasıyla arayabilirsiniz.

Özet:

In the past few years, CMOS image sensors has performed an enormous growth in technology and their market is broadened with the integration cameras on the cell phones. The advancement trend continues as the pixel sizes getting smaller and the array formats getting larger. With pixels decreasing in size and growing in numbers, faster row read-out speed requirements have emerged to keep frame rates constant. Column parallel ADC architectures meet these demands as they utilize large numbers of parallel conversion channels. This thesis presents the design of a 12-bit column parallel Two-Step Multi-Slope (TSMS) analog to digital converter for low power CMOS image sensors. TSMS ADC architecture enables larger conversion speeds compared to widely implemented Single Slope architecture on its Two-Step Single-Slope (TSSS) mode. Proposed design can achieve even larger readout speeds in the TSMS mode, where it exploits the relaxed quantization noise requirements for larger shot noise, introduced to the circuitry byvi pixels subject to a large photon flux, by reducing the conversion resolution and increasing the conversion speed. The design is realized for pixel pitch of 6.7µm. Power consumption per column ADC is 88 µW and sampling speeds larger than 50kS/s is supported. The prototype IC generates timing and biasing signals on its own. Using SPI interface, bias voltages can be trimmed with the help of DACs and timing signals can be programmed to adapt different operation modes and speeds. Layout of the design is drawn using 180nm process and 3.15 mm × 3.15 mm sized prototype IC is sent to multi-project-wafer MPW run for fabrication.

Summary:

Geçtiğimiz yıllarda CMOS görüntü algılayıcı teknolojisi ciddi bir ilerleme katetmiş ve pazar payı kameraların cep telefonlarına entegrasyonu ile beraber oldukça büyüme göstermiştir. İlerleme eğilimi piksel boyutlarının küçülmesi ve piksel dizininin büyümesi yönünde devam etmektedir. Küçülen pikseller ve dizindeki piksel sayısındaki artış, resim hızını sabit tutma amacıyla satır okuma hızında artış ihtiyacını doğurmuştur. Kolon seviyesi için tasarımı gerçekleştirilen ve paralel olarak yüksek sayılarda yerleştirilen Analog/Sayısal Çeviriciler bu ihtiyaçlara cevap verebilmektedir. Bu tezde düşük güç tüketimli CMOS görüntü algılayıcıları için tasarlanmış 12-bit, kolon seviyesi, İki Adımlı-Değişken Rampa Eğimli Analog/Sayısal Çevirici mimarisi sunulmaktadır. İki Adımlı-Değişken Rampa Eğimli Analog/Sayısal Çevirici mimarisi, İki Adımlı-Sabit Eğimli Çevirici modunda CMOS görüntü algılayıcı uygulamalarında genel olarak tercih edilen Sabit Eğimli Analog/Sayısal Çevirici mimarisine kıyasla daha kısa süreli çevrimlere olanak sağlayabilmektedir. Öne sürülen tasarım İki Adımlı-viii Değişken Rampa Eğimli Analog/Sayısal Çevirici modunda ise yüksek miktarda foton akısına mağruz kalan piksellerin yüksek miktarda atım gürültüsü üretmesinden dolayı niceleme gürültüsününün düşük tutulmasına gerek olmadığı için çevrim çözünürlüğünü düşürerek çevrim hızını daha da arttırabilmektedir. Tasarım 6.7 µm piksel adımı için gerçekleştirilmiştir. Her kolon çeviricisin güç tüketimi 88 µW seviyesindedir ve 50kS/s örnekleme hızı sağlanabilmektedir. Örnek tümleşik devre ihtiyacı olan kutuplama ve zamanlama sinyallerini kendi içerisinde üretmektedir. Seri Programlama Arayüzü kullanılarak kutuplama gerilimleri DAClar yardımıyla farklı değerlere ayarlanabilmekte, zamanlama sinyalleri farklı çalışma modlarına ve hızlarına uyum sağlayacak şekilde programlanabilmektedir. Devrenin serimi 180 nm süreci ile çizilmiş ve 3.15 mm × 3.15 mm boyutlarındaki örnek tümleşik devre üretime yollanmıştır.